差分晶體振蕩器用于高性能應用,并提供多種優(yōu)勢,如對電源噪聲的更高魯棒性.本應用筆記為表1中列出的SiTime差分振蕩器系列提供了端接建議,包括LVPECL,LVDS或HCSL輸出驅動器.還討論了用LVPECL輸出驅動CML或HCSL時鐘輸入的接口.
SiTime振蕩器的典型輸出上升和下降時間范圍為250ps至600ps,這使得印刷電路板上甚至很短的走線就像需要阻抗匹配的分布式傳輸線.因此,建議將差分信號的走線設計為匹配長度的受控阻抗傳輸線.這些走線應正確端接,以獲得最佳信號完整性和最低電磁干擾.除了阻抗匹配,終端網(wǎng)絡還會影響接收器側的DC偏置和交流電壓擺幅.

表1:SiTime差分振蕩器

2、LVPECL輸出
圖1顯示了SiTime差分振蕩器系列中使用的低阻抗LVPECL驅動器結構.驅動器的輸出級由一對公共源極配置的NMOS晶體管組成.典型驅動器阻抗約為5Ω至10Ω.

圖1:LVPECL驅動器輸出結構

2.1、耦合應用的終止建議
LVPECL通常在負載端終止,如圖2所示.輸出端通過50Ω電阻連接到終端電壓,為傳輸線提供良好的阻抗匹配(負載終端分析見附錄A).圖3(a)顯示了典型端接下LVPECL輸出的單端波形.典型的高電壓輸出(VOH)和低電壓輸出(VOL)信號電平分別為VDD–0.9V和VDD–1.7V.數(shù)據(jù)表中規(guī)定的VOH和VOL限值考慮了不同器件的輸出驅動器阻抗變化和外部負載條件.
正負輸出之間差分波形的電壓擺幅(VDiff=VOUT+-VOUT-)是單端信號電壓幅度的兩倍.典型LVPECL差分晶振擺幅為1.6V.圖3(b)顯示了差分波形如何定義20%至80%的上升和下降時間.
請注意,VOH,VOL和電壓擺幅取決于端接,如果使用非默認端接,可能會有所不同.

圖2:帶DC耦合并聯(lián)負載端接的LVPECL

圖3:典型端接時的LVPECL邏輯電平

如果LVPECL接收器沒有內置端接,外部50Ω端接電阻應盡可能靠近接收器放置,以減少可能導致信號完整性問題的未端接短截線.傳輸線應該只在負載端終止.
在不容易獲得獨立端接電壓的應用中,可以使用形成戴維寧等效網(wǎng)絡的上拉和下拉電阻來端接50Ω傳輸線(見圖4).這種網(wǎng)絡在接收器輸入端建立了VDD–2V的DC偏置電壓和有效的50Ω端接阻抗.請注意,3.3V和2.5V有源晶振電源電壓的電阻值不同

圖4:帶戴維寧等效網(wǎng)絡的LVPECLDC耦合負載端接

圖5:帶Y偏置端接的LVPECL

大多數(shù)情況下,戴維寧等效端接工作良好,但如果差分對兩側的走線之間或電阻網(wǎng)絡之間存在明顯不匹配,或者接收器對共模噪聲過于敏感,戴維寧等效端接可能對電源噪聲敏感.圖5顯示了Y偏置端接網(wǎng)絡,它提供了VDD–2V的有效端接電壓,而無需連接到VDD或接入額外的端接電壓源.終端電壓由流經(jīng)電阻R3的差分晶體振蕩器對電流之和產生.電容器C1用于在終端電壓下產生交流接地.
2.2、交流耦合應用的終端建議

圖6:帶交流耦合端接的LVPECL

LVPECL接收機可以是DC耦合的,也可以是交流耦合的.如果接收器和振蕩器側的DC偏置電壓不同,則需要交流耦合電容.在某些情況下,終端網(wǎng)絡必須交流耦合,如圖6所示.為了使LVPECL驅動器正常工作,其輸出晶體管永遠不應完全關斷,因此需要在交流耦合電容之前放置額外的偏置電阻RB,以便為驅動器提供DC電流路徑.選擇RB值,使得當驅動器引腳處于低電平狀態(tài)時,通過驅動器引腳的最小電流不小于3毫安,通過驅動器的最大DC電流不超過30毫安.等式1可用于估計RB.
在等式1中,USWSE是單端電壓擺幅,RTerm是終端網(wǎng)絡電阻.SiTime晶振建議3.3V和2.5V電源分別使用100Ω和48.7Ω的RB值.
應遵循以下建議,通過LVPECL并聯(lián)負載終端實現(xiàn)最佳信號完整性:

圖7:寄生電容對SiT936x波形的影響

1.將終端網(wǎng)絡放置在離接收器0.1到0.2英寸的范圍內.將終端網(wǎng)絡連接到接收器的長走線看起來像短截線,會降低接收器輸入端的信號完整性.
2.將接收器輸入端的容性負載降至最低.當快速信號邊沿到達接收器時,高容性負載會降低端接阻抗,從而導致較大的負載反射系數(shù).這種反射在源處反射后,以較小的衰減返回到負載.
經(jīng)驗法則是,如果

其中rT是20%至80%的上升時間,LC是負載電容.圖7顯示了6.8pF寄生輸入電容如何影響LVPECL波形上升沿的示例.

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